El objetivo de esta línea de investigación es el desarrollo de algoritmos y arquitecturas para la implementación hardware de bloques FEC (Forward Error Correction) que se necesitarán en los futuros sistemas de comunicaciones. Nos hemos centrado en decodificadores para códigos LDPC ( Low-Density Parity-Check) binarios y no binarios, y decodificación blanda de códigos Reed-Solomon. Se pretende mejorar las prestaciones de los decodificadores LDPC para SNR elevadas, donde aparece el error de suelo. Se ha desarrollado un emulador LDPC hardware basaso en FPGA para acelerar las simulaciones a tasas de bit muy bajas.

Procesado de Señales